2026年9月1日-2日，由EDA²主办的第四届设计自动化产业峰会IDAS 2026（Intelligent Design Automation Summit 2026）在上海张江科学大会堂举行。在摩尔定律式微、产业寻找新演进坐标的关键时期，作为峰会核心分论坛之一，由EDA²主办、行芯科技承办的首届韬设计技术论坛于9月2日下午如期举行。

论坛以“从τ定律出发，共探韬设计的技术路径与工具生态”为主线，汇聚来自华为半导体、北京大学、清华大学、复旦大学、鸿芯微纳、芯和半导体与行芯科技的七位演讲嘉宾，学界与产业界同台，首次公开为“韬设计”搭建起专属的交流平台。

嘉宾致辞

华为半导体CIO刁焱秋先生为论坛开场致辞。作为τ定律提出方的代表，刁焱秋先生强调了在全球工艺路径分叉、设计范式迭代的背景下，当前是国产EDA打造差异化竞争力、实现换道突破的绝佳窗口期。结合多年国产EDA工具的导入实践，可以看到国产EDA工具正整体加速从“可用”向“好用”跨越，可支撑韬芯片演变的前沿创新设计需求。由于韬技术的规模化落地并非单一企业可完成，他呼吁产业界要围绕τ定律共建自主的韬EDA工具体系，共同构建适配τ时代的国产EDA全新产业生态。

接着，行芯科技董事长贺青在致辞中提到，行芯自2018年创立起就深耕先进工艺签核解决方案，是为数不多在韬技术领域深耕RC寄生参数抽取核心工具的EDA企业。目前围绕τ=RC这一第一性原理，已构建起覆盖规划、提取、分析、收敛四大环节的τ-Aware工具框架体系。行芯科技愿做共建韬EDA生态的赋能者，愿用时间去度量设计，把这把尺子装进芯片设计的每一个环节。

分论坛演讲

01 τ定律对EDA的挑战

华为半导体EDA首席科学家黄宇博士是论坛首位演讲嘉宾，来自τ定律的源头。他从摩尔定律式微讲起：芯片设计费用与功耗曲线持续攀升，几何缩微的道路正在走到尽头。τ定律给出的回答是：以“时间缩微”替代“几何缩微”，通过逻辑折叠等创新技术持续压缩信号传播时延，从器件、电路、芯片到系统四个层级协同优化。

黄宇博士系统给出了τ Scaling Roadmap——一场可持续的PPDC革命：等功耗下性能与密度持续演进，成本下降约30%。τ空间新路径面临工艺、工程与系统设计三重挑战——供电从百瓦级迈向千瓦级，“电供得进、热散得出”是必须跨越的关口；并给出了从τ4系统到τ1器件的良率工具作战地图。τ定律的落地需要各领域协同优化、构建全新的设计方法学，而韬律新空间的自研EDA工具，正是这场变革的主战场，现在是国产EDA最好的时代。

02 逻辑折叠与“真3D”EDA技术

北京大学集成电路学院长聘副教授林亦波老师指出，逻辑折叠是实现韬定律演进的芯片级方案：它并非把粗粒度模块拆分到多颗芯粒堆叠，而是在设计阶段就把同一模块内部的逻辑细化到标准单元级，分布到垂直堆叠的多层晶圆上，通过微米/亚微米级Face-to-Face混合键合在垂直方向直接打通关键路径。现在逻辑折叠仍然是“专家型设计”，而非“工具驱动设计”——三维空间的布局布线、热力多物理场的影响、跨Die时序分析，都是摆在EDA面前的硬挑战。

当前主流的“赝3D”（Pseudo-3D）流程只是把模块“钉死”到某一片Die再逐片实现，而“真3D”（True-3D）流程必须在完整三维空间中协同求解，带来的是PPA的跨代提升。展望更远处，3D标准单元自动生成、系统-电路-器件工艺联合优化，正在把“真3D”的边界继续向外推。

03 韬定律时代的先进3DIC全生命周期智能管理与测试新范式

本场演讲由清华大学集成电路学院长聘教授、兴华讲席教授苏菲老师团队的高诚诚博士代为分享。演讲开宗明义：时间越被压缩、裕量越紧，芯片就越需要被感知、被诊断、被管理。而3DIC正是时间缩微最核心的系统载体：集成密度、系统耦合与测试复杂度被同时推向极值，外部ATE越来越“看不透”芯片内部，Known Good Die不等于Known Good System。测试领域同样需要范式转换：从“挑出坏芯片”到“理解芯片健康”，再到“管理全生命周期行为”。

演讲给出了完整的技术图景：设计内可观测性让时序裕量从签核报告里的静态数字，变成可运行时观测、可持续管理的状态变量；Lifecycle Data Fabric打通设计、制造、测试、运维的数据孤岛；数字孪生驱动的Silicon Health Model让芯片拥有随时间演化的健康画像；测试的最终目标，是最小化“Time-to-Trust”，测试正从筛选工具变成系统运行优化的核心能力。

04 开源3DIC全流程EDA：太维平台的探索与实践

复旦大学集成电路与微纳电子创新学院助理教授王志昂老师带来的太维（Taiwei）平台，回答了一个“接地气”的问题：3DIC全流程EDA门槛这么高，能不能有一套开源的、可复现的底座，让更多研究者和工程师直接使用起来？太维平台的特点可以概括为两个字：一是“全”——从成本、布图、工艺三维感知的Chiplet划分，到支持逻辑折叠、同构与异构集成的RTL到GDS全流程；二是“真”——通过Pin-3D建模，把混合键合（Hybrid Bonding）抽象为垂直通孔层，让成熟的2D引擎“看见”统一的多层布线环境。

实测数据同样扎实：同一设计经太维平台3D实现后，相比2D方案集成面积下降41.7%，功耗降低15%，时序从WNS -0.189ns的负裕量做到完全收敛；平台支持3DBlox标准与OpenDB，全流程可复现。王志昂老师还给出了清晰的三年路线图：第一年复用成熟2D引擎快速起步，第二年自研原生3D引擎实现跨层优化，第三年走向热、电多物理场协同；并基于汉擎底座构建智能体生态，推动EDA从“工具主导”走向“设计主导”的新范式。

05 3DIC及逻辑折叠对数字实现EDA工具的挑战

上海鸿芯微纳技术有限公司研发副总裁邵云先生，从产业界视角系统拆解了3DIC与逻辑折叠给数字实现带来的重构。他指出，先进系统的瓶颈正从“晶体管开关”转向“数据搬运”，系统优化的核心尺度正从几何尺寸转向有效通信时间。这意味着数字实现必须从“各Die独立收敛”转向“跨Die协同建模与优化”：单Die的局部最优，不等于3D系统的全局最优。

沿着实现流程，邵云先生把每个环节的挑战逐一讲透：Tier分割要从传统min-cut走向PPA-aware，跨Die代价取决于Die Span、混合键合位置与容量、时序关键度；3D布线需要垂直互连与布线树联合优化；时钟树综合要面向全局Skew闭合跨Tier构建；寄生提取与时序分析要从分Die分析走向系统级Signoff；功耗、热与时序形成多物理反馈闭环；跨Tier ECO要兼顾全局一致与增量收敛。他指出：商业3D EDA的多Die能力已成形，但细粒度跨Tier协同仍待完善——这既是差距清单，也是国产工具的机会地图。

06 STCO EDA应对韬定律趋势的设计挑战

芯和半导体科技（上海）股份有限公司总裁助理黄晓波博士，把视野从芯片拉到了系统。DTCO是单点制胜，STCO则是全局寻优——从芯片、先进封装、PCB到电/光互连与整机系统，非摩尔补摩尔，集群补单芯片。

黄晓波博士把韬定律趋势下的设计挑战归为四类：高速信号经芯片、封装、PCB全链路传输后面目全非；高功率大电流供电；GPU/HBM等高负载芯片的散热（微流道散热相比冷板可再提升3倍）；以及对温度极度敏感的硅光引擎与800W-1200W级交换ASIC的2.5D/3D共封装，打破了传统电子设计的边界。应对之道，是“从芯片到系统”的全栈STCO EDA：覆盖信号完整性、电源完整性、电-光-磁-热-力-流体联合分析等场景，其Metis先进封装多物理仿真平台已完成电-磁-热-力-流体协同仿真的闭环验证。芯和以AI多智能体平台赋能设计全流程，基于汉擎等国产数据底座，构建自主可控的“从芯片到系统”全栈STCO EDA解决方案。

07 τ-Aware EDA新框架—从实践到推广

压轴演讲由承办方行芯科技业务拓展总监任旭带来。他从“Hub”一词的演变讲起：从车轮的轮毂，到19世纪铁路时代的枢纽城市安特卫普，再到信息时代的网络集线器——枢纽的本质，是连接、交换与稳定支撑。在τ-Aware EDA流程中，寄生参数提取（PEX）正是这样一个Hub：它不再是后端的孤立验证环节，而是用统一的RC数据语言，把前端电路设计与后端物理实现紧密衔接，让整个流程围绕“降低时间常数τ”的共同目标高效协同。

基于这个枢纽，行芯的τ-Aware工具框架向两端延伸：向前，GloryGrid把EMIR分析前置到架构规划阶段，支持设计早期快速构建供电网络原型、前瞻评估IR Drop与EM风险，实现“早发现、快迭代、零返工”，让设计从“事后验证”转向“事前预测”；向后，GloryEye与GloryET精确签核、守好芯片量产前的最后一道安全防线；中间，GloryEX锁定τ的收益、GloryBolt保障τ的稳定，PhyBolt应对3DIC的功耗-热耦合挑战。九款产品依托汉擎底座，驱动设计快速迭代收敛——τ-Aware从框架图，变成了可落地的工程路径。

从τ定律的提出，到逻辑折叠、真3D EDA、全生命周期智能管理、开源3DIC平台、数字实现重构与系统级协同的工程实践，首届韬设计技术论坛完整呈现了“韬设计”从理念到工具的全景图。一条主线越来越清晰：时间，正在取代尺寸，成为芯片设计新的度量衡；而围绕这把新尺子的工具与方法，正在被中国的一批学者和工程师亲手建造。

这场论坛的落幕，不是终点，而是韬生态建设的新起点。立足先进工艺Signoff，打造τ-Aware工具框架——这是行芯正在做的事，也希望与行业伙伴共同落地的未来。行芯科技愿与设计公司、制造伙伴、高校和同行一道，共建韬生态，共赴τ时代。